modelsim仿真碰到奇怪的问题，有哪位大侠给解释一下。谢谢

碰到一个奇怪的问题，使用modelsim6.3b仿真一个工程。源程序有vhdl和verilog两种语言混合编写的，其中verilog编写的模块在仿真的时候只有对外输出接口的列表，而没有详细的内部信号列表,导致不能看信号时序关系。而vhdl的模块是正常的。请问有人知道这是怎么回事么?

你是什么版本的Modelsim?SE?

    关掉modelsim的优化选项（optimization）试试看。modelsim的仿真优化很多时候非常不好用，它会在debug仿真过程中优化掉很多自认为无用的信号，非常不利于debug。

我也遇到这个问题了啊，关掉了也没解决呢

是在波形观察器里面看的吗
选择 signals in design 试试