VHDL 是否支持条件编译

据我所知，不支持

我也上网查了，好像就是不支持。看来还是学verilog好啊，方便多了。

可以变相实现：
g_block1: IF condition_true GENERATE
       (concurrent assignment...)
END GENERATE g_block;
但是缺点之一是不能使用ELSE语句，如果要实现相似的功能，据我所知要再写一遍相反的逻辑：
g_block2: IF ( NOT condition_true) GENERATE
       (concurrent assignment...)
END GENERATE g_block;
与verilog条件编译区别是，verilog的‘ifdef是预编译机制，可用来决定哪些语句进入编译和不进入编译。
而VHDL的generate是讲所有语句都编译好，在elaboration阶段来决定用或者不用。