异步时钟的问题

    应该是时钟之间相位偏移产生的毛刺吧。具体情况要看你RTL代码来分析的。

不如来个代码和图看看

做仿真啊，然后看波形。RTL对了，看GL。然后再插问题

我50HZ的方波频率比50MHZ的采样频率低了1百万倍啊！

这个应该是很靠谱，很可靠的可以实现的东西的，问题应该在RTL上吧！

是在高电平或低电平中间有毛刺，还是在0-1跳变的时候有毛刺?
前者是逻辑问题，后者是异步时钟毛刺。

    同意jackertja的观点。小编要不把rtl贴出来看一看。

是在高电平或低电平中间有毛刺，我的是一个比较大的工程的部分功能，我直接用SignalTap去抓那个50HZ的方波也会出现毛刺，逻辑很简单，就是计数，前一半置为低电平，后一半置为高电平。我暂时加了两个触发器，判断前后两个同时为高输出为1，同时为低输出为0，其余时候保持不变，以此来规避这些毛刺。谢谢各位了！
因为分属不同的层次模块，搞了几下，不好搞下来！

难道50HZ是组合逻辑输出?

不是，也是时序逻辑，就是计数器！