SystemC SystemVerilog 与modelsim

我见过 systemVerilog 用于生成测试向量, 好像不常用

同问：在modelsim下写SystemC是否要下载、配置VC下的那个库呢?
一直没精力试试。

SystemC for model and SystemVerilog for validation

我也想知道

在Modelsim SE6.1f下可以用SystemC,不用配置库,集成了。
不知道Modelsim SE6.1f对SystemVerilog支持不够还是不支持；6.2版本支持systemverilog

谁在Modelsim下用systemverilog用的多的说下啊

我在modelsim用的較多,其他tools沒有用過

modelsim可以进行systemc和systemverilog仿真，但是仿真效果不好，而且其行为级仿真对语法要求严格。在高层次代码仿真上，现在都用questasim，而不用modelsim。

感谢小编分享！

这个附件说的是什么内容?

现在的工具对systemverilog的支持不尽相同，所以如果想做到通用性，最好只用一些比较基本的，被多数厂商支持的功能。

早modelsim下如果想进行systemC/C++/等的仿真，需要gcc编译库，如果modelsim中没有自带，就要去网上下载

以前不用配置库，不过modelsim对于SYSTEMC仿真使用的有些函数不一样，你可以看下modelsim的帮助，专门有一章，说得很清楚，对于systemc和systemverilog，感觉systemc主要用于参考模型的建模比较多，毕竟很多软件工程师对于HDL有障碍，而C就好得多，一般也就到TLM这个阶段了，最多加个时钟精确，好处是建模时间短，仿真速度快，可以软硬件工程师之间搭起一个很早的沟通的桥梁，而Systemverilog接触的不是特多，感觉现在大公司都用这个验证把，设计工程师转用这个也没有太多的不适应，加入了很多的类C的支持还有很多厂家的验证库，VMM OVM AVM各种技术一大堆，断言也是很不错的东西，Candence的systemc工具都好几年没更新了。

看来想要使用SV还有些难度呢

建议使用比较基本的描述，那样的通用性和可移植性比较好

哦，明白了

anybody could compare the difference between vera and systemverilog?

questasim支持的比较好，modelsim6.3以后的版本可以考虑用来仿真systemverilog！

感谢9楼，受教了，又知道一个工具。QuestaSim......

正在看SV，但没感觉必须转向TA

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