DC里面inputdelay一般设置多少？

这个是根据的Design Specification中相关模块的时序估计来决定的吧

input_delay主要看你的器件的setup时间需求,一般时钟周期减去input_delay就是setup时间

一般占一个周期的40%，主要看与外部芯片的时序

在不确定外部delay的情况下，我比较习惯用时钟周期30%

30%做不到吧 如果是板级的话

设的大会对你内部的电路约束严格，
不确定外部的delay的时候还是设大些吧

这个，要看你具体电路吧，如果timing松的，就设大一点罗。

这个东西靠估算的意义不大，应当根据实际的情况来设定，否则的话很难做的好的，当然约束严一点是不错啦，但是怎么知道这样就是严呢。所以还是要获得准确的边界条件。