！求助 i2c verilog 波形详解
时间：10-02
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input scl;
inout sda;
input [7:0] RAM_DO;
output [3:0] RAM_Addr;
output [7:0] RAM_DI;
output RAM_RW;
output RAM_EN;
inout sda;
input [7:0] RAM_DO;
output [3:0] RAM_Addr;
output [7:0] RAM_DI;
output RAM_RW;
output RAM_EN;
你下那个 I2C 的规范看看就明白了啊
这个波形咋看哦
你这个ｃｌｋ设置频率和ｓｃｌ太靠近了，一般ｓｃｌ周期要比ｃｌｋ大很多
you clk f is too high you should put down 20DB clk
没理解你的信号意思，而且你的scl是利用clk产生的脉冲还是真实的scl信号呢?
如果是信号，你知道怎么改的。