关于clock network delay的问题！
时间：10-02
整理：3721RD
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在我的设计中，外部280MHz时钟进入FPGA后，通过IP核内部的PLL分频出280MHz。运用quartusII Timequest进行时序分析后，发现在外部280MHz时钟与PLL输出280MHz时钟之间的数据通路中时序报错，主要问题是外部的280MHz时钟的clock network delay为3ns左右，而PLL分频出的280MHz时钟的clock network delay为-1.8ns左右。另外，SDC只写了些时钟约束。 请问，clock network delay为负值是什么含义?如何能够解决clock network delay为负?谢谢各位！
时钟与数据流向是反向的
什么意思?不是太明白啊，能不能详细说说，谢谢！
要对时钟加clock skew约束。
network delay是负数?肯定不正常吧。
请问，要对PLL的输入加clock skew的约束，还是要对PLL的输出加呢?另外，什么情况下用clock skew约束?谢谢！
主要是从物理含义与物理可实现性上有些问题，不知道是什么含义！
因为在你的设计中使用到了锁相环，锁相环会对从fpga引脚到锁相环引脚处的时延进行补偿，当补偿值大于实际的时钟网络的延时时，此时的clock network delay就是负值