关于锁存器的问题2
时间：10-02
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module new(out,in,enable );
output[0:7] out;
input[0:7] in;
input enable;
reg[0:7] out;
always @( enable)
if( enable )
assign out = in;
else
deassign out;
endmodule
这时书上的例子，怎么会出现error：
@E: CG283 :"D:\cpld\verilog\new.v":20:12:20:17|Procedural assign is not a supported statement
output[0:7] out;
input[0:7] in;
input enable;
reg[0:7] out;
always @( enable)
if( enable )
assign out = in;
else
deassign out;
endmodule
这时书上的例子，怎么会出现error：
@E: CG283 :"D:\cpld\verilog\new.v":20:12:20:17|Procedural assign is not a supported statement
关于锁存器的问题2
已经解决了，原来与书上写的不是很一致，至少不能用在进程中使用assign语句！
always @( enable)
if( enable )
out = in;
else
out = 8'bzzzzzzzz;
关于锁存器的问题2
何止这一个问题啊。
先学习verilog语法，最好了解一下verilog2001。语法都不对，谈何电路、功能?
把组合逻辑和时序逻辑、阻塞赋值和非阻塞赋值弄明白先。
assign不能用在begin……end之中。
组合逻辑always敏感量列表不全。
这么简单的逻辑完全可以不用always。
关于锁存器的问题2
还有一点
你用的是过程连续赋值语句，当然不能的
只能用在测试程序中
语法还没学好
我觉得LZ直接用个assign语句就能实现了