FPGA中的寄存器 是用正跳沿触发好 还是用负跳沿触发好？

posedge is better

习惯都用正跳沿。

一般都用posedge

其实都可以，只不过大家现在代码上习惯上用上升沿了

一般的代码都用正沿，

为什么reset信号用 负跳沿?

    以示区别。

在FPGA的PLL中一般只保证一个沿的正确性（一般是posedge），也就是说对clock posedge的skew和jitter有很好的约束，所以建议用posedge。以前我做过一个试验，用negedge生成的信号给下一个negedge使用结果有可能会错；但是negedge生成的信号给下一个posedge用不会出错。

    reset都是电平敏感的，至于是高是低没有要求，按自己设计需求及器件特性来就行

应该是大家习惯用rising edge吧。

fpga中底层DFF的时钟输入端前有个时钟沿的多路选择器，在fpga中用正沿或负沿都是可以的，不过从设计的规范性和静态时序分析的角度看，应该尽量用一种沿来驱动你的设计。

习惯使用正沿，当然ASIC有正沿和负沿的cell均可实现
混合使用正沿与负沿将使综合复杂化
FPGA中如果是负沿有可能会在Cell前加反相器，这样timing就有可能有问题~

reset低电平有效

   谢谢！

看看。

当都用上升沿会产生未知结果的时候，我们可能需要某个进程有一点延时，这时下降沿就有用了。

只用正沿的路过