dc综合用的时钟是设计模块的时钟吗
时间:10-02
整理:3721RD
点击:
比如设计的频率用的是50MHZ,那DC是的CLK也应该必须是20ns吗?
DC新手,求熟悉综合的人详细讲解下,先谢了
应该大部分时候是这样的,不过肯定要有一定的裕量的;
而且有的时候,为了系统更好的估算延时,可能会设置一个虚拟时钟,并以为设置相关时间数据
……我也是菜鸟
楼上是对的,除了考虑一定余量以外,大体如此
普遍情况下,3楼是正解
反正不要时钟太紧了,否则多出来的面积很头疼的。你多几个ns,面积说不定要大十分之一
15% 余量
综合时时间余量一般是20%,如果设计时钟周期是20ns,建议将综合时时钟设置周期为16ns
thnks
一般放宽5%-10%的余量。
