hold time检查

这一步不需要检查hold time

    xiexie

布局布线后再查hold. 在RTL级的延时估计用的是叫做“WLM, wire load model”的估计方法，只是一个非常粗略的统计估计。之后的RC提取延迟估计才比较准确，这样时钟和数据的关系有了，才有hold问题。

一般synthesis時會修過setup time
到了APR時才會修hold time

report timing in design compiler, it will display a long path of ur design...

过来学习

剛好也想問此類的問題