fpga 添加文件报错

...
什么情况?

你的代码是什么?可否放上内容?

module 123(clkin,clkout,locked
    );
//module 55mhz(clkin,clkout,locked
//    );
         input clkin;
         output clkout,locked;
         wire 55mhz;
         assign clkout = 55mhz;
//mydcm55 inst_55mhzclk (
inst_55mhzclk mydcm55(
    .CLKIN_IN(clkin),
    .CLKFX_OUT(55mhz),
    .CLKIN_IBUFG_OUT(),
    .CLK0_OUT(),
    .LOCKED_OUT(locked)
    );
endmodule

我是个新手，不知道咋的添加dcm到代码里面！哪位有相关信息给看看么?

是不是DCM需要的库你没加?一般在模块最上面有，但是默认的被注释了好像。你看看
Library UNISIM;
USE UNISIM.VCOMPONENTS.ALL;

楼上的，他的代码是verilog，你的添加库的代码是VHDL，不兼容的。小编是不是在仿真的时候遇到的问题?可能你确实是没有加入FPGA的相关元件库，所以找不到这个DCM，你的例化方式倒是没错。

这个问题几年前遇到过，但忘了是什么原因，你多试试看，能找帮助文件找原因不?

rtl可以由软件中的菜单加入，也可以直接加入脚本中。

在编译软件里还是仿真工具里碰到的问题呢，应该是生成的core没添加进工程里吧

我前段时间也遇到过这个问题，自己摸索的，供你参考。你用的ISE core generator，在生成DCM的时候应该包含了一个ngc文件，你可以把这个文件加入到工程中。另外，inst_55mhzclk 里面实例化了另一个内部的IP（可能就叫做DCM），需要把这个从库里面找到也加到工程中。工程中包括了这两个文件编译就不会抱错了。至于是否把.v加入到工程就可以编译我也不清楚，你可以看看我的帖子，不知道有没有人帮着回答一下。
http://bbs.eetop.cn/thread-283902-1-1.html