大家讨论下 时序约束是怎么回事呢

一个方向啊

一窍不通怎么讨论

我也想了解下有关时序约束的问题，时序约束有哪些地方可以设置?

简单的说就是在综合和后端运行的过程中，通过约束来告诉工具：
1、外部接口的工作环境（接口的约束）；
2、你希望芯片工作的频率（时钟约束）；
3、每个芯片管脚连接的信号和电平等（电平约束）；
4、以及其他对综合工具的综合指导等。
大概意思是这样的，具体的了解就需要实践下了

就是让设计满足建立保持时间

5楼的基本正确

看看相关的综合文档就知道了

是高时钟频率FPGA设计最重要的环节。

简单的说，FPGA内部两个CELL之间连线，如果不告诉软件连线该以什么规则来布，那生成的文件很多时候是无法用的。
时序约束就是用来告诉软件你个人的设计意图

官方文档 UG625

必须明白，其是对实际电路中时序cell的timing检查。