synplify pro 可以综合altera的PLL吗？
时间：10-02
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derive_pll_clocks
set sclk SYS_PLL|altpll_component|pll|clk[0]
set pclk SYS_PLL|altpll_component|pll|clk[1]
set sd_clk SYS_PLL|altpll_component|pll|clk[2]
我的synplify工程中的sdc文件中约束altera pll的约束synplify pro报错：invalid column name “0”，编译失败。但是我同样的文件在Quartus II就能编译通过。哪位大虾知道原因，请赐教，不胜感激，呵呵！
set sclk SYS_PLL|altpll_component|pll|clk[0]
set pclk SYS_PLL|altpll_component|pll|clk[1]
set sd_clk SYS_PLL|altpll_component|pll|clk[2]
我的synplify工程中的sdc文件中约束altera pll的约束synplify pro报错：invalid column name “0”，编译失败。但是我同样的文件在Quartus II就能编译通过。哪位大虾知道原因，请赐教，不胜感激，呵呵！
不好意思发错了，synplify报的错不是：invalid column name “0”，而是invalid command name “0”。
这个应该是synplify 约束的语法没有写对吧.
dddddddddddddddd
dddddddddddddddd
应该可以的
不过没有试过