关于MODELSIM仿真遇到的error
时间：10-02
整理：3721RD
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在MODELSIM中做后仿，其他模块都有输出 但是并串模块没有输出。
仿真中出现很多如下错误：
Error: ....../altera_primitives.v(288): $setup( sclr:109296 ps, posedge clk &&& reset:109334 ps, 103 ps );
# Time: 109334 ps Iteration: 0 Instance: /ddr2_example_top_tb/dut\inst62|MYNCO_st_inst|ux001|dxxrv[1]
我自己感觉是SETUP时间不满足，但我在QUARTUS里做后仿结果都是正确的，但用MODELSIM仿就是不行
请教各路大神！
仿真中出现很多如下错误：
Error: ....../altera_primitives.v(288): $setup( sclr:109296 ps, posedge clk &&& reset:109334 ps, 103 ps );
# Time: 109334 ps Iteration: 0 Instance: /ddr2_example_top_tb/dut\inst62|MYNCO_st_inst|ux001|dxxrv[1]
我自己感觉是SETUP时间不满足，但我在QUARTUS里做后仿结果都是正确的，但用MODELSIM仿就是不行
请教各路大神！
先降频重新综合之后再试试看
我想请问一下 如果在QUARTUS里时序仿真正确 是不是意味着就可以了 就不需要做MODELSIM的仿真了?
以哪个仿真的结果为准呢
quartus里的仿真一般都是自己做简单的波形，很难遍历各种功能情况
所以，一般前仿后仿都需要用modelsim配合完整的testbench来做，才能真正测出问题
modelsim仿真非常严格 建议还是检查下综合的时序报告
yiban modelsim仿真是自己写测试代码综合，而quartus不用写测试代码，其实一样，还是你程序有问题
FPGA一般不用做后仿真，RTL用modelsim仿好，然后跑完看下时序报告，再上板调即可。如果觉察不了问题，可用signaltap或chipscpe抓波形看。