Nc_sim 混合仿真 问题？

现在有一个vhdl文件和verilog文件，我想进行混合仿真，但不知道怎么弄，以前只用过verilog的仿真，希望各位大虾帮忙。

Verilog文件：temp.v

Vhdl文件：abc.vhd

Verilog文件：测试平台 tb.v

下面是一些环境设置文件：

Cds.lib:

DEFINE worklib ./work/

Hdl.var:

DEFINE VIEW_MAP ( .agtb=>verilog, .v => verilog, .vhd => vhdl )

DEFINE NCVLOGOPTS -messages -errormax 10 -nolog

#DEFINE NCVLOG_SUFFIX ( .v )

DEFINE WORK worklib

Ncsim.args:

-messages SIMLOG

Ncelab.args:

-timescale 1ns/10ps  -messages -access +r+c -snapshot SIMLOG WORK.tb:verilog

ncsim.args:

-nolog -messages

Ncvlog.args:

../SourceCodes/temp.v

../SourceCodes/tb.v

Sim.bat:

cd work

del * /q

cd ..

del *.log /q

ncvlog -f ncvlog.args

ncelab -f ncelab.args

ncsim -f ncsim.args

上面就是所有的设置文件了，每次都是运行sim.bat进行仿真的。 我想进行混合仿真的话，应该增加和修改哪些文件呢?谢谢大家了！

3X！
出现了这个错误：
ncvhdl_p: *F,NOLSTD: logical library name STD must be mapped to a design library[11.2].
请问如何解决，谢谢

混合仿真的解决方法：
1、添加ncvhdl.args文件。文件内容为 ../SourceCodes/tb.v
2、Sim.bat添加 ncvhdl -f ncvlog.args

2#那个错误的解决方法：
修改cds.lib，添加INCLUDE $CDS_INST_DIR/tools/inca/files/cds.lib 这条语句

小编还是好人啊，这样混合仿真还是挺有用的