一个模块中多个时钟的问题

问题问的太广，多个时钟只要你处理好就可以

       比如一个模块（该模块调用了两个子模块）中有两个时钟信号：clk、clock，其中clock主要是在一子模块用来分频，而clk在另一子模块中做为检测时钟，放在always快的敏感列表中。这种情况下，会出现什么问题?谢谢！

    推荐你看一下我上传的一个关于多时钟设计的pdf文档，那篇文章详细介绍了数字设计中常见的关于多始终问题的各种处理办法。

加我群：    127971002 ，详细聊

    合理！
    注意不同时钟域见信号和数据传递时的同步问题！

可以去看一下同步设计的相关原则