dc综合是否引入寄存器问题
时间：10-02
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always @ (posedge clk)
begin
R1 <= arth_o;
R2 <= data1 & data2;
R3 <= data1 + data2;
R4 <= R2 + R3;
end
上面这段always语句综合后会产生D触发器
always @ (out2, R1, R3, R4)
begin
out1 <= R1 + R3;
out2 <= R3 & R4;
out3 <= out2 - R3;
end
而这段语句综合的结果只是一个组合逻辑电路。
请问这是什么原因啊?
begin
R1 <= arth_o;
R2 <= data1 & data2;
R3 <= data1 + data2;
R4 <= R2 + R3;
end
上面这段always语句综合后会产生D触发器
always @ (out2, R1, R3, R4)
begin
out1 <= R1 + R3;
out2 <= R3 & R4;
out3 <= out2 - R3;
end
而这段语句综合的结果只是一个组合逻辑电路。
请问这是什么原因啊?
基础知识.
请看书
verilog 语言就是这么定义的，基础还不够扎实。
时序电路和组合逻辑的区别就是一个关乎clk
！
综合工具只看@（posedge xxx）这一句！
如果有则综合处DFF，
如果是@（a or b）
肯定是之和逻辑！
不过要写全哦，否则综合处来是Latch！
呵呵,
只写两个字也可以啊！
拒绝灌水哦！
第二个是电平出发的，本身就是组合逻辑
verilog就是这样规定的 lz是故意的吧 我菜鸟我都懂 要不组合和时序还有啥差别么