请教一个比较傻的问题：D触发器的D端不变，如果clcok过窄会有问题吗？谢谢！

depend on your flip-flop respose time

我说的过窄的意思是：clock的频率已经大于FF最快的工作频率了

个人觉得若是D的保持时间大于cell delay，应该是没有问题的

您的综合居然还通过了?

    同上

如果D端和Q端输出一致并且无变化；
个人认为是没有关系的；
不知是否正确，请高手指正！

只要去不流片就没有问题。

不行~

如果窄到小于一级门延迟的话，肯定不行。如果远大于门延迟就可以的。
而且你问题的前提就有问题了。如果d端不变。用触发器干嘛。直接wire过去就行了。

学习中……

不要太逻辑，电路本身也有一个可工作频率的上限

    没有问题！
因为你的输入没有变！
所以输出也不会变！
不过尽量不要这样！

建立时间是负的不行

hkankan

肯定有问题，如果不满足D触发器的最小的建立保持时间的话，D触发器会进入亚稳态，导致输出端的结果是不可预知的。