DFT插扫描链请教
时间:10-02
整理:3721RD
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现在有一个设计,用到时钟的上升和下降沿,
在插链的时候,DRC老是报告 clock violation,
请问大家这种情况怎么处理?谢谢!
在插链的时候,DRC老是报告 clock violation,
请问大家这种情况怎么处理?谢谢!
有人讨论了,刚看了,你搜下巴
寄存器取一个反,使综合出的寄存器都是同沿的
