微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 在ISE中的一个工程中如何加入edf和v文件

在ISE中的一个工程中如何加入edf和v文件

时间:10-02 整理:3721RD 点击:
由于可能要频繁改动一个工程中的一个a.v文件,其他的文件不改变。现在想把那些不改变的文件综合为一个网表文件(
top.edf),每次只使用top.edf文件就可以。我想用以下方法,但是在实现的时候出现问题,请大虾给点指点:
方法:1.根据a.v文件写一个只有端口描述,没有功能的.v文件
2.和其他的.v文件一起综合成top.edf文件,synplify pro 会自动识别其中的空module模块为一个black box
3.再将a.v综合为a.edf文件(综合时 选中Disable I/O Insertion选项)
4.最后,将top.edf和a.edf加入ISE中布局布线。
步骤4出现的error是:加入top.edf之后,加入a.edf时会报错(我理解大概是module重复,不让加)。
如果哪位大虾告诉我 软核 怎么使用(一直不知道top层的文件怎么得到),估计也有帮助,先谢过。

可以自己修改如下:
“2.和其他的.v文件一起综合成top.edf文件,synplify pro 会自动识别其中的空module模块为一个black box” 我觉得这个最好自己设置属性,不让工具自己推断。可以参考instance memoru macro的做法。

只需要把edf拷贝至工程目录下即可,不需要加入工程
工程中应该只有你的black box文件

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top