请教ASIC后端工程师的问题

如果是纯粹的后端，应该更多使用脚本语言比较多，使用的都是综合和时序分析的工具，当然也许会需要你对网表结构也要有一定的认识，基本上和verilog关系不大了。

后端的主要是做布局布线的工作。是把门级网表生成layout的过程。只懂Verilog的话，难度很大。
你需要了解数字电路，模拟电路。半导体物理和固体电子学等课程

    面试我的工程师  没有和我说这么多  貌似就用到VERILOG   和时序约束 什么的  要用到什么软件啊

各个FPGA厂家的集成开发环境都有自己的HDL编译环境和相关的时序分析工具，专用的时序分析工具应该是primetime这一款软件吧，我不是做后端的，具体细节不是很清楚，不过只知道verilog确实是不够的。我想你应该知道各厂家的集成开发环境的工具吧?

受教了