vhdl层次引用，请vhdl达人指教！

我现在想用vhdl通过跨层引用信号，我知道用verilog是a.ub.uc.signal就可以了，但是不知道VHDL是怎么样的表达方式，我在网上搜了很久也没有答案，请达人指教！
另，在verilog中有$test$plusargs这个用法，在VHDL中是否也有相同或类似的语法，请达人指点。