突然发现assign用的好少

突然发现在我的设计中assign用的好少，或许是我对assign理解不够吧，assign 在模块中并行执行，每一次时钟跳变就有输出。印象很深刻的就是 在并行移位转串行输出中很典型，可是其他的地方想不出如何用assgn ，也好像用不上。不知道大家有类似感觉没有?谢谢！交流加深理解……

下面回帖的朋友 ，真是对不住了，由于发帖时间紧凑，可能没说清楚。下面补充一下
现在我写到的很多代码（主要涉及 时序驱动、状态机）基本没有用到VERILOG 里面的 连续赋值assign，常用到就是 always 模块、if else  ,case  \begin ....end ，由于有的资料说，少用 for 语句，其实我还没有用到过 while 。
我发贴的意思就是：之前学到的 主要赋值——连续赋值和过程赋值，其中之一 assign，居然很少用到。可能像5楼的朋友说的一样，实现组合逻辑很好用吧 ，我现在没做什么组合逻辑。

简单的组合用assign很方便

照着书上的用法用了，也没有多想

什么东东啊,听不懂

assign用来实现组合逻辑很有用，不过不懂小编的问题

并行移位转串行输出中很典型?不懂...

一切跟着感觉走，，，，大道无形，只要遵守着硬件实现就OK了，自己明白就好。

6# 宋晨
你没看过并行移位转串行输出的代码吗?好像出现的很频繁呀，里面的assign应用 很典型，所以我记得。

I use mayn assign in combination logic

lz居然说“我现在没做什么组合逻辑”，
太让人寒了

主要看实际情况而定吧

一起学习

assign 感觉是 组合逻辑用的多，时序设计用的少

assign 就是用来换名字的,完全可以不用assign

我也觉得可以不用啊，全用always 搞定不就完了么

的确很少用。我只用过assign data_out=data;而已

芯片设计时，设计者应该有个初步的轮廓，电路中存在哪些时序电路，除此之外的组合逻辑都应该用assign来描述电路。

assign 用来做组合逻辑最合适的
和时钟跳变没有关系
小编看看verilog语法吧

看不懂小编说什么

好像是用的比较少

三态信号或者是用条件运算符的时候，都是用assign
另外就是为了减少打拍的时候，也会用assign，而不用always块

assign用起来很好的啊，是wire类型，不占体积。就是组合逻辑。不要所有的东西都设成reg，这样综合的时候面积占得太大了吧

支持楼上阿童木！
如果只是时序电路里面有一部分也是组合电路的。如果不用组合电路，那真是很简洁的设计啊

一般的组合逻辑模块，知道它要实现的作用，用always模块写很方便。如果用assign去写，还要画卡诺图分析组合逻辑，很麻烦。一般比较简单的连线或组合逻辑用assing，复杂的都用always

我的理解就是assign是为了提高程序可读性的

assign是组合逻辑，是最直接的语法，大的design里往往很多

assign语句实现的组合逻辑应该都是可以用always语句替换的。
简单的逻辑或者更名，用assign语句简单方便，代码紧凑。
如果复杂的组合逻辑用assign语句写，不但复杂难懂，而且降低仿真效率，增加仿真时间。

综合完了一个ASSIGN都没有了

恩，我的设计也很少，基本没有ASSIGN

    兄弟！可能你的理解还有一点问题！
    数字芯片中除了FF就是组合逻辑！
   就算你用always写的综合出来也是DFF + 组合逻辑！
   全是DFF的东东我还没有见到过，什么功能都实现不了！