请教高手！多谢啊！

设计中用到了5个时钟，19.2k、40k、80k、480k、960k、dc综合之后（用的umc库）做了一下后仿40k跟80k时钟总是没有，一直保持为0；我单独把40k和80k拿出来后仿时钟都能出来，可一到总模块就不行了，这是为什么啊?我试着用smic库做了以下综合和后仿没有任何问题，而且在FPGA上验证也没出现什么问题，请高手指点一下啊，困惑好长时间了。

具体看看综合后的门级网表，看看逻辑对不对吧

时钟你如果给了driver的话，直接在波形中追踪找问题。