向高手请教同步化设计中的沿问题
当然有影响了
建议最好不要用双沿
否则功能对了，到后期的STA时序分析就会遇到麻烦了，还要人工去设置一些假路径等等，会多出不少工作
什么地方需要这么奇怪的用法?
如果时序正确，用当然没有问题。不过如果不是不得已，还是用同一个沿的好。
一般来说是不可以的，这样很容易受到时钟抖动的影响，除非专用的寄存器
学习中。
向高手请教同步化设计中的沿问题
前几天查了些资料，zhyeah说的很有道理，时序分析上有难度，可能对系统的稳定也有不少的影响，有点类似于异步时钟了，不知谁有没有这方面的资料，推荐下
去google snug的一片DDR的STA分析
这儿说得很清楚
并且，如果双边沿的话，一些工艺库的cell是不太稳定的
时序分析时与外部芯片交互很难做
上面的几位仁兄说的都很正确！
在不是万不得已的情况下！尽量不要用双沿！
一般只用一个沿,不然时序很麻烦的啊
学到知识了
小编是指一个DFF既是上升沿又是下降沿?
这样的DFF到目前为止是没有可商用的。
还是指一个design里面，一些DFF是上升沿，另一些是下降沿?
其实当系统大了，这个是不可避免的，
想清楚了对系统的稳定是没有影响的，
只是一般都要求50%占空比的clock。
STA也还算不复杂，
另外串scan的时候要注意一下，
但只要能避免就避免吧，
犯不着自找麻烦
长见识了,谢谢
的确如此
肯定赛，如果是半定制电路，避免如此使用，要不然时钟设计复杂
占空比的问题，还有综合工具的问题，用2个沿还不如用2倍频率的同一个沿
之前发的帖子，现在回头看看，再顶一下
随着见识的增多，实际的工程中，使用双沿不可避免的，特别是在ASIC中，但是在FPGA中是有点麻烦，不单是稳定的问题，一旦使用双沿会使时序约束复杂，而且工具会自动将约束的系统时间降为一半，这意味着布线是按你本来约束频率的两倍来进行的，增加了布线难度和时序收敛的难度