在脉冲RD的上升沿将内存的数据读到芯片的数据端口DOUT，怎样实现？

可以让这个脉冲信号直接做clock使用吗? 例如下面这样写：
always @(posedge RD )
  DOUT_EN==1'b1;
产生一个enable 信号，
综合时要对这个RD create clock 吗?

如果这么做的话，需要的。
不过最好是在系统时钟域中产生。(~RD_d)&RD获得上升沿，其有效时，产生enable.

最好不用“always @(posedge RD )”这样的形式，ls的做法比较好

用两个寄存器检测上升沿，然后用来选择

学习中～～～～～

能约束就行

当然可以，但是你要不要说明RD和主时钟这两个时钟域之间的关系呢?
首先要清楚RD是什么样的信号，常常不会是一个不相关的同频时钟，
这样就可以有其它更好可以替代的描述方式