check_timing 的报告

在DC编译前check_timing 生成的报告含有一些information和waring，编译后只有information，但是这个clock的information两次都出现了：
Information: The clock network starting at 'mv06_syn_ins/xtal_clk' is gated by the following input pins.

Clock Output Pin        Clock Input Pin          Gating Input Pin
--------------------------------------------------------------------------------
top/C562/Z                   top/C562/A               top/C562/B

check_timing 不是报告路径约束是否完备的吗，这天信息是什么作用?

说你的clock 是一个gate 的clock，没什么大问题啊。