请教CPLD/FPGA时钟的问题

当前CPLD的时钟输入用的是3.3V供电的TCXO，不知道凭高手的经验来看，会不会出问题?TCXO说输出峰峰值0.8V，还在一定的负载的前提下，真是心里没底。
顺便告诉小弟一下在选择CPLD和FPGA是如何去处理输入时钟的问题?对输入时钟的幅度有没有比较高的要求?谢谢！

CLK pin就当作普通的IO来看待。
CLK pin所在的IO bank用的VCCIO是什么电压，那么你输入的CLK必须符合这个电压标准下的VIH，VIL。

    那如果是从全局时钟输入呢?要求还是一样的吗?

一样的。dedicated clock pin隶属于这个bank。