verilog语言中always语句问题
从语法上是可以的,但是从芯片制作上,还是要区分寄存器和组合逻辑的
请问芯片制作是指什么?能否说详细点呀
clk是你所的触发器使用的时钟，可以是你自己产生的时钟，可以是锁相环的时钟。
但时钟一定要稳定
可以的！
clk本來就應該從PLL來比較好！
这个与soc有关，好像不需要关心吧
可以的
学习……
锁相环的输出可以作为时钟用在always中。
锁相环一般都输出一个locked信号，为了防止锁定前由于clk不稳造成不良影响，可以将locked作为一个复位信号。
学习……
不仅是锁相环，寄存器分频，时钟门控都可以作为时钟信号来用，放在always中。
理论上说，电路中的任何信号都可作为时钟，但是实际应用中，由于现在绝大部分都是全同步的设计，要求在电路中只要有可能，尽量使大部分的触发器都使用相同的时钟；只有在多个时钟域的时候才会有不同的时钟。
语法上，只要使用了always @(posedge clk)，就会出现一个使用clk信号作为时钟的触发器。
有综合工具来完成以上功能
学习。
学习···
你要理解真实的电路。always @(posedge clk)的意思是把clk信号接到寄存器的时钟输入端?。为什么接到时钟输入端就是上升沿触发?你要知道寄存器的结构，寄存器实际是有两个RS触发器组成的，只有时钟输入端由低到高时，才会将数据由D发送到Q端，看看具体的触发器结构就明白了。时序电路要求所有寄存器满足建立时间和保持时间，所有对时钟要求很高，实际上从晶振引入的时钟还不如锁相环以后的时钟干净。
学习中。
都可以用的，没有区分外边和里边的。
，always@(posedge clk)这个语句中的clk用的是通常是时钟树的时钟，综合实现中可选的。
学习一下
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