电路设计中组合逻辑和时序逻辑的平衡

首先要保证时序的完整和功能的正确。
减少逻辑门、减小面积或增加裕量倒是其次。
一个周期内组合逻辑过多，时序不满足，就要考虑pipeline；
对周期数敏感而时序比较余量大的话，可以考虑合并reg.
这个有时候要在实践中摸索验证。

与你使用的综合库和你芯片的工作频率关系很大

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