使用QuartusII时的一个警告，请高手指点！

我在使用QuartusII编程时，编译后出现下面的警告：
Warning: Found 3 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
不知道这个警告是否危险，同时恳请指正如何修改！
我使用的是Verilog语言写的。

时钟路径上有问题，好像有门控时钟出现

2楼正解

    可是如果利用分频下来的始终作为下一级的始终输入的话，那该怎么办呢?

    请问我该如何处理呢?需要用分频下来的始终去做下一级的输入，不知道你是怎呢处理类似的问题的，恳请指教。