verilog hdl 怎么设计一个7进制计数器
时间：10-02
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求助！
时钟触发累加，条件判断到7清零，即可。你是否不懂verilog?这个应该很简单的吧。
好厉害啊 ！
这个我会，如果计数大于7时怎么进位?
7进制的计数器计数怎么可能大于7?你是说的多位7进制计数器吧?那进位的方式和其他一样，到7以后提供一个进位标志，给高位自动加1嘛。
求助帖不写清楚！谁知道你啥意思！
看的很晕
没事的