modelsim 仿真verilog时，报Missing instance name，什么原因？
时间：10-02
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用modelsim仿真verilog时，建2个.v文件
nand_2.v和test_for_nand.v，编译通过，对
test_for_nand.v仿真时，报错：
# ** Error: F:/Modelsim/Nand/test_for_nand.v(16): Missing instance name in instantiation of 'nand_2'.
# Optimization failed
# Error loading design
请教什么原因啊?
nand_2.v
module nand_2(in1,in2,out);
input in1,in2;
output out;
assign out=~(in1&in2);
endmodule
test_for_nand.v
`timescale 10ns/1ns
`include "nand_2.v"
module test_for_nand2;
reg a,b;
wire out0;
initial
begin
a=0;b=0;
#1 a=1;b=0;
#1 a=0;b=1;
#1 a=1;b=1;
end
initial
begin
$monitor("Time=%0d a=%b b=%b out=%b",$time,a,b,out0);
end
nand_2(a,b,out0);
endmodule
nand_2.v和test_for_nand.v，编译通过，对
test_for_nand.v仿真时，报错：
# ** Error: F:/Modelsim/Nand/test_for_nand.v(16): Missing instance name in instantiation of 'nand_2'.
# Optimization failed
# Error loading design
请教什么原因啊?
nand_2.v
module nand_2(in1,in2,out);
input in1,in2;
output out;
assign out=~(in1&in2);
endmodule
test_for_nand.v
`timescale 10ns/1ns
`include "nand_2.v"
module test_for_nand2;
reg a,b;
wire out0;
initial
begin
a=0;b=0;
#1 a=1;b=0;
#1 a=0;b=1;
#1 a=1;b=1;
end
initial
begin
$monitor("Time=%0d a=%b b=%b out=%b",$time,a,b,out0);
end
nand_2(a,b,out0);
endmodule
你看看书行吧，没有例化名
把倒数第二行该成nand_2 dut（a,b,out0）就行了
谢谢，不好意思，刚开始学
现在可以了，但是仿完后没有显示变量object，怎么回事?
ls的ls正解，要先将实体例化了才可以
我不懂，嘿嘿，
ls正解，要先将实体例化了才可以
优化了吧，你这个程序像个testbench，没有端口