关于分频的一个程序 求解

这是一个50 M 分频产生880 Hz，而分频得到的信号的占空比为30%的程序

56818×30%=17045

module div(clk,reset,clk_div,counter);

input clk,reset;

output clk_div;

output [15:0] counter;

reg [15:0] counter;

reg clk_div;

always @(posedge clk)

if(！reset) counter <= 0;

else if(counter==56817) counter <= 0;

else counter <= counter+1;

always @(posedge clk)

if(！reset) clk_div <= 0;

else if(counter<17045) clk_div <= 1;

else clk_div <= 0;

endmodule

小生刚接触Verilog，有很多不懂，大虾们帮一下哈···

question one： 50MHZ的意思是一秒钟时钟信号跳变50000000次，而分频的结果是一秒钟clk_div 跳变880次，那么在count为17045时就跳变了，但是频率应该就不是880HZ了? 应是50000000*1/17045HZ?

question two : 还有counter计数是每隔多长时间记一个数呢（十进制）?

three：在quartus写的程序都必须要写测试文件才可以验证其逻辑正确性吗?

谢啦····

第一个问题：在17045时只是电平变化，并不是周期变化，周期变化还是在56818的时候，所以分频出来的结果应该是880Hz.
第二个问题：counter计数的时间间隔在你这个程序里面就是一个50M时钟周期，所以每计数到56818的时候就是一个880Hz的时钟宽度
第三个问题：quartusii的里面可以直接编写波形文件，来提供激励，不过灵活性不如测试文件，一般的功能仿真建议还是编写测试文件比较好。

THANK VERY MUCH,
看样子还是程序离不开testbench
还要专注于testbench的书写才是硬道理

还有其他的办法，可以利用FPGA自带的DCM模块完成时钟的设计与规划

嗯，楼上的方法更省力，又省心。

竟然很多FPGA都有DCM功能模块，
那我们直接配置dcm就是了撒，还写multiply或者divide那不是多余了么?

是的，而且最好是直接用DCM

好复杂哦！

如果不要求精準的clock
要不要考慮一下 DDS( DIRECT DIGITAL SYNTHESIS)
如果要求精準的clock那可能就要用PLL產生 880Hz的倍頻(ex: 8800Hz)
然後用數位電路產生你要的30% 880Hz Clock