*.v verilog文件转*.bsf原理图文件后仅是个黑盒子丢失原设计内部的所有信息？

在Quartus II中做以下实验：

当在bdf原理图编辑器中画好图后保存为 bdf（Block Diagram/Schematic File) 文件，之后点击菜单的File--Creat/Update--Creat HDL Design File for Current File--选verilog后将生成对应的verilog文件，打开这个verilog文件经验证确实是和原理图完全等价的程序；

然后反过来再将这个verilog文件转回bsf文件：击菜单的File--Creat/Update--Creat Symbol Files for Current File将生成 bsf 文件，之后再打开bdf原理图编辑器插入这个bsf文件生成一个新的bdf文件，最后将这个bdf文件再按照开头说的方法转回verilog文件。经检查最后转回的verilog文件中仅有端口的定义而没有任何实质的程序。

由verilog转的bdf(bsf)中难道仅仅是个黑盒子，仅有端口信息而无内部逻辑的信息?

我看见不少书上的实验用的bdf(bsf)是由verilog文件转过来的，最后总的工程编译总是通过，而不会因为bdf中无实质逻辑信息而出错。这是不是因为实质上编译器用的还是bdf对应的verilog文件中的程序信息?如果将verilog文件删除而仅留下转过来的bdf来编译的话，应该就通不过了吧?