请问如何生成VerilogHDL格式的门级网表
时间：10-02
整理：3721RD
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我想使用QuartusII9.0的综合工具生成VerilogHDL格式的门级网表，但是不知道该如何设置。
请教做过这方面的朋友该怎么设置才能生成。谢谢！
请教做过这方面的朋友该怎么设置才能生成。谢谢！
没有人知道吗?
应该不行吧…
FPGA使用的是内部的一些逻辑模块实现逻辑，和DC综合出来的网表不太一样…
楼上解答正确。
學到了一課
作筆計中
恩，多谢各位指教，今天请教了别的公司的朋友，得到的也是这样的答案。
深入浅出玩转FPGA