altera fpga对sdram时钟处理问题

看了这么多资料，感觉还是不知道究竟fpga输出到外部sdram的时钟该怎么配置，大多数应该都是fpga内部sdram控制器用一个clk，外部sdram用另一个clk，这两个clk之间有相位差，如果sdram控制器和外部sdram用同一个clk行不行呢?还有就是送到外部sdram的clk是直接连到管脚上呢，还是要经过fast out register呢?或者用ddio out输出到管脚呢?希望各位帮忙解答一下。
我自己的做法是内部sdram控制器和外部sdram用同一个clk（经过PLL出来的100MHz），输出给外部的clk经过ddio out输出到管脚上给sdram，设置input delay和output delay的最大值和最小值，结果在线调试的时候发现写进去的数据读出来全是1，不是怎么回事?

问题复杂化了。内部SDRAM控制器的clk直接拿来输出到pin脚即可。

嗯，我也是这么做的，直接把内部的时钟拉出来用，毕竟还是会存在线路上的延迟的。