所有的register都为unconstrained

我在dc综合top层时一切正常，然后写出sdc, 再用该sdc跑pt时用check_timing检查发现所有的register/D都报为unconstrained，所有的register/CK都报为no clock, 再用report_timing报只显示No Constrained paths，这是怎么回事呢?该怎么解决呢?*PAD时钟我建在PAD的输入端(PAD端)，和PAD的输出端(C端)我都试过了，都是上面所述的现象，该时钟进来后直接用于各register。

综合的时候constraint 是否正确的create_clock?！ create clock需要加在port or pin上?！

找到了原因，是由于设计中时钟引入用的是普通的数据pad，而没有用专用的时钟pad，导致设计中的所有register的CK端都找不到时钟。请问各位设计中有用数据pad引入时钟的吗?

看看。