FPGA中pll使用的问题

时间：10-02 整理：3721RD 点击：

本人用的是altera cycloneIII的FPGA，在设置PLL时出现问题，
生成后的PLL模块共四个端口：areset,inclk0,c0,locked,
将晶振时钟输入引脚直接连入inclk0，并将某个PLL_CLKOUT连接到c0,
但是观察并没有任何时钟输出信号，
那么对于PLL输出引脚是必须要综合后使用的PLL配对还是可以用任意一个PLL_CLKOUT呢，因为我们是无法得知FPGA具体使用的哪一个PLL的，
另外是不是FPGA任意一个时钟输入端都可以接到所有的PLL上?

PLL_CLKOUT是在什么模块上的?你不是说生成的PLL只有那四个端口吗?

具体的pll使用要查阅你的器件detasheet。关于时钟引入和输出方式及各种限制有详细的说明，可以在altera的网站上找到。

终于知道真相了，
原来把复位输入端areset搞错了，这个是高有效，结果连上了个低有效复位信号，
悲剧啊。

pll使用要查阅你的器件detasheet

htxxxxxxxxx

我之前也是沒看清楚...弄了老半天....
最後才發現我給錯了...

You can reference the fpga doc on the alter web site
That data is useful.

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