请教谁使用过CYCLONE内部的PLL进行倍频设计？

时间：10-02 整理：3721RD 点击：

能不能描述一下简单的方法，我这边怎么老是仿真得不到正确结果

请教谁使用过CYCLONE内部的PLL进行倍频设计?
输入的时钟频率符合CYCLONE的要求，设好倍频参数（不是任选的）就可以了，没有什么特殊的方法。

请教谁使用过CYCLONE内部的PLL进行倍频设计?
倍频参数怎么设呀?清高手指教

请教谁使用过CYCLONE内部的PLL进行倍频设计?
在Q－II用MegaWizard Plug-In Maneger-ALTPLL，按提示的步骤进行，倍频参数如果选得不合适，会自动提示“cannot implement the requested PLL, cause: requested mult/div factors not achievable”

是数字信号倍频?

thxxxxxxxxxxxxxxxxxxx

上一篇：v5，ad9980配数问题
下一篇：针对 Virtex-6®和 Spartan®-6 FPGA 设计的低功耗解决方案

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类