用计数器的输出做分频，怎样最小化时钟扭斜？

时间：10-02 整理：3721RD 点击：

由于系统时钟是50M的，想得到如1K的低速时钟给其它模块，所以写了计数器分频。但综合时总提示：
Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
这个问题怎么解决呢?

本来有内部组合逻辑产生clk必然会有glitch，skew 、 buffer加入很正常。
最好独立一个clkgen模块，来写分频。用异步复位（先去毛刺），同步释放。

不是很明白，怎样“异步复位（先去毛刺），同步释放”，能详细说明一下?谢谢！

同问。

输出加个bufg好了
要么加时序约束，不过貌似可能加不了

学习一下，

先分频后再用50M的时钟同步一下就好了

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