LVDS管脚锁定出问题

LVDS相关求救，我设计的输入是D[6:0],在管脚分配时，I/O 标准选择LVDS，在对D[0]分配到一个管脚时，系统就自动给D[1]也分配上了，直接作为了D[0]的n,其他分配有的有问题，有的正常会在出现一个n，请高手指点

LVDS的话，不用总线方式比较好。
D0_p, D1_p, D2_p.....

那是不是在设计的Verilog 顶层中，将输入就声明成非总线方式，出现我这种问题的根本原因什么，是不是总线输入在进行管脚分配就会出现这种问题，还是可以通过某种设置将我这种总线形式的问题解决?
谢谢您的回复！ 2# nan123chang

1。 LVDS信号不用总线方式是一种方法。
2。 个人认为，是软件问题。
3。 LVDS的总线输入的管脚分配会出现这种情况。若确实需要用总线形式的话，可以尝试在TCL脚本中直接指定总线的各个信号的P和N的location.

谢谢你的回答，确实是软件本身存在问题，每次重做project进行管脚锁定都会出现不同的配对问题，我现在的解决办法是：将顶层文件中除去端口声明的语句话都屏蔽掉，编译后可以正常管脚分配；分配完成后在将整个程序编译就OK了。
感觉这样还是麻烦，用TCL脚本应该会比较方便，谢谢你的建议！ 4# nan123chang