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数据合并问题

时间:10-02 整理:3721RD 点击:
请问,如何将2个8位的数据合并成一个16位的数据,verilog实现。多谢!

记得有个语句吧,举例:
reg[15:0] c;
reg[7:0] a,b;
assign c={a,b};//标示c的高八位为a,低八位为b;

楼上正解

嗯,可以,LSS用的拼接符号。

module two8_2_16(a,b,c);
input[7:0] a,b;
iput[15:0] c;
assign c[15:8]=a;
assign c[7:0]=b;
endmodlule
这样也可以

如果是两个数据是串行输入的,可以用一个简单的状态机

果然集思广益呀

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