同一个系统同时用上升沿和下降沿处理数据的利弊？

主要还是在时序上约束更紧了，如果是低速时钟一般是没问题，要是上100M的高速时钟，两个沿之间只有几个ns，很容易出现时序冲突的问题的。

2# gaurson
谢谢，受教了！

提高了数据处理带宽
但是对时钟指标的要求更高 比如 占空比的问题
这个还是具体问题具体分析吧

菜鸟！学习学习！

Clock Uncertainty + Setup Time, 所以你 critical path會以period/2小.
DFT也不好作.
除非對 cycle 有要求, 否則盡量不做這種事 .

谢谢楼上大侠的赐教

学习学习...

相当于异步时钟电路了。
1，约束变得很紧，
2，时钟的上升沿和下降沿的slew rate不一样，flight time不好控制

9# levin.lg
大侠的这句话：，时钟的上升沿和下降沿的slew rate不一样，flight time不好控制
小弟弟不是很明白，能否细说一二?

器件上升下降的时间不一样

学习了

学习了

用的不多。

学习一下。

频率不高的话，可以这样用，但最好不要。

学习，学习，我们公司规定禁止这种设计