关于altera FPGA使用的一些问题向向大家求助~希望我们在思维碰撞中共同进步！

quartus 上怎么手动规划logic lock的区域?即怎么在板子上选择合适的区域，再将设计模块放进去?
在移动模块后，模块的位置和原来软件map的位置不一样了，是否pin和net都要手动调整?
我要实现一个进位加法器的逻辑，要求每级加法器相连的走线必须相似，我想到了用FPGA上的进位链资源，但是我从没有用过，请高手指教！