微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > testbench

testbench

时间:10-02 整理:3721RD 点击:
我想在testbench中产生的数据存到记事本中,不知道怎样做?求教!

verilog的还是vhdl的?verilog的就类似于c语言,vhdl就比较麻烦了,需要了解textio相关的函数。

Verilog可以參考 $fopen和$fwrite的語法

是VERILOG的,我试了一下,但是为什么存不上呀

我知道了,谢谢呀!

用3楼的方法

谢谢你啦

好的,知道

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top