DC 综合出来电路震荡了。

各位大虾，我用verilog写的一个SPI协议电路，代码仿真没有问题，但是DC综合出来之后就发生了震荡，研究了一下电路，发现作为时钟的sck没有连接到内部一个三位计数器，但敏感表是（posedge sck or negedge en or negedge cs），这是为什么了?
谢谢。

可能是你内部if else的描述有问题

你的写法就有问题，
敏感列表写的不对，
edge一般只写2个，clk和reset
你这样写的问题在于可能会有小毛刺

谢谢，的确是if else 的问题。

LZ有没有看（posedge sck or negedge en or negedge cs)综合后是什么东西呀 ?
个人认为写成 (posedge sck or negedge cs)
                     if (！cs)
                     else if (！en_sync) // en_sync是en同步到sck时钟域的信号
                     else

? verilog 描述硬件 楼上的写法有点怪

posedge sck or negedge en or negedge cs <---- 請問樓主, 你有看過這種Flip-Flop 嗎?
寫 Code 要用硬體角度思考.
你不是在寫 C ！

posedge sck or negedge en or negedge cs    这样的DFF 还是有的
叫做  异步低电平清零、置位 上升沿有效的DFF