如何去除系统默认的伪时钟

写VHDL代码时，我们可能会遇到这样的情况，比如说我们定义一条语句：
xx'event and xx='1';
此时系统会将XX默认为时钟信号，并添加到时钟约束，而实际上XX可能并不是时钟信号，我们只是用到了其上升沿，这时候，我们应该怎样修改呢 而不是让xx这样的伪时钟干扰我们的设计呢?

取xx的边沿，写成同步电路

这样写也是一样的呀 系统还是会把这样的信号列为时钟信号
我以前看过这样的例子 可以添加一些语句就可以了 不过忘了怎么弄了
2# chenfengrugao