FPGA I/O与外部器件接口的延时问题

比如FPGA与下一级器件进行通信，FPGA提供时钟（周期为T）和数据给下级器件，这个数据的传输延时需要满足一定条件，以满足下级芯片的setup 和 hold。通常的做法是，把这个数据在FPGA的传输延时约束在小于T但能满足下级条件的范围内。
我的问题是：1. 我可不可以把这个数据在FPGA内部的延时约束超过T，比如1.5T，更好能满足下级的setup和hold。 2. 同理，FPGA内部两个触发器间的组合逻辑处理延时为什么一定要小于T，可不可以大于T?（在保证setup和hold的情况下）。
我觉得这两种情况，丝毫不影响系统频率啊，大不了数据延时到时钟的下两个周期去采样，工作频率照样不变，我的理解对吗?请大侠指点！

这就是多周期约束的意义了，
如果数据变化率不是按周期来变化的，完全可以这样来做。
问题1，要看FPGA有没有这样的能力了，IOB它的延时模块能力有限吧?
问题2，已回答，

谢谢eaglelsb 的回答，我一直是这么认为的，只不过总是不敢肯定是否正确。